高速非同期式プロセッサ設計のための依存性グラフ並列化アルゴリズムの提案

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非同期式回路は、超高速プロセッサの実現に有効なアプローチとして期待され、その多くの設計法が研究されている。その一つとして、籠谷らは、依存性グラフによってプロセッサの動作仕様を与え、そのグラフの各ノートから回路ブロックへ直接マッピングすることによって非同期式回路を得る手法を示した。しかし、複数の操作を直列に配置した依存性グラフからは、たとえそれらに依存性が存在しなくても、直列に実行する回路しか生成されないという問題がある。同期式回路設計においては、同種の問題を、仕様によって与えられた操作間の依存性を解析することにより、コントロールデータフローグラフの(CDFG)を構築し、利用できる資源の範囲内で並列な動作を可能にするという設計方法が提案されている。しかし、CDFGは、ある一定数のクロック信号の後には、操作が確実に完了しているという前提を利用した構造になっているため、遅延時間の予測できない非同期式回路にはそのまま適用することができない。そこで本稿では、非同期式回路にマッピング可能という性質を保持したまま、依存性グラフに一つの変換規則を繰り返し適用することによって、徐々に並列性を高めていくという、並列化アルゴリズムを提案する。
社団法人電子情報通信学会の論文
1996-03-11

高速非同期式プロセッサ設計のための依存性グラフ並列化アルゴリズムの提案

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