2線2相非同期式組合せ回路の検証容易化手法

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概要

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近年、高速なスイッチングデバイスの素子性能を十分に享受する一手法としてクロックを用いない非同期式システム設計が注目されている。素子や配線の遅延時間の上限値を未知と仮定し、事象の因果関係のみに基づいて動作する非同期式回路は、その設計検証が困難である。検証の方式としては回路の仕様・実現をペトリネットで記述するもの、プロセス代数で記述するものなど、複数の方式が研究されている。しかし、どのような検証方式を用いるにしても回路が取りうる全状態の探索を行なう必要があるため、状態爆発の問題から逃れることはできない。特に入出力のピット数の多い組合せ回路の検証では生成状態数が非常に多くなるため、従来手法による設計検証は困難である。そこで本稿では、2線2相式と呼ばれる方式の非同期組合せ回路についてデータバス部の抽象化により検証化容易化手法を提案する。
社団法人電子情報通信学会の論文
1995-03-27

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