2線2相式非同期マスタースレイブ形レジスタの一構成法
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概要
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最近のデバイス技術の進歩は著しく、すでに実験室レベルではスイッチング遅延が数ピコ秒という超高速素子が実現されたという報告がいくつかある。従来のプロセッサ回路はチップ全体へのクロック分配が必要である。したがって、クロックの遅れを考慮した場合、クロックがチップ全体の同期をとるために、クロック周波数が素子のスビードに見合うほど速くならない。高速プロセッサを作ろうとする際に同期式を採用する限り上の問題が解決されないとした場合、高速プロセッサ方式の一つの可能性として非同期プロセッサが考えられる。本稿では、2線2相式データ転送方式を採用した非同期プロセッサで用いられるマスタースレイブ型レジスタの構成法を述べる。
- 一般社団法人情報処理学会の論文
- 1991-02-25
著者
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