ビット幅調整機能を用いたデータパスのテスト容易化設計法(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
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概要
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本稿では,ビット幅不均一レジスタ転送レベルデータパスを対象とした完全故障検出効率を保証するテスト容易化設計法を提案する.提案するテスト容易化設計法は,ビット幅の均一なデータパスに対して提案された直交スキャン設計を拡張したもので,組合せ回路用テスト生成ツールによるテスト生成を可能としている.実験結果より提案手法は,組合せ回路用テスト生成を利用する従来法の完全スキャン設計法に比べ,ハードウェアオーバーヘッドが小さく,テスト実行時間が短い.さらに,本稿で提案するビット幅調整機能は,ビット幅の均一なデータパスに対して提案された階層テストに基づく手法をビット幅の不均一なデータパスに対しても適用可能にするものである.
- 一般社団法人情報処理学会の論文
- 2004-12-01
著者
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
大竹 哲史
奈良先端科学技術大学院大学 情報科学研究科:科学技術振興機構 Crest
-
大竹 哲史
奈良先端科学技術大学院大学情報科学研究科
-
村田 優
奈良先端科学技術大学院大学情報科学研究科
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