トライゲートナノワイヤMOSFETの短チャネル移動度解析とStress Memorization Technique (SMT)による性能向上(IEDM特集(先端CMOSデバイス・プロセス技術))
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概要
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本論文ではトライゲートナノワイヤトランジスタの短チャネル移動度について系統的に調べる。短チャネル移動度はナノワイヤチャネル中に誘起される歪みに支配されており、<110>方向ナノワイヤnFETでは、高さ方向の庄縮歪みにより短チャネル移動度が大きく増加する。さらにナノワイヤ中に生じる歪みを増加させるため、ストレスメモライゼーション技術(SMT)を適用した。<110>方向ナノワイヤnFETでは、SMTにより移動度が増加するだけでなく、寄生抵抗の低減も生じる結果、同じDIBLに対するオン電流は58%と大きく向上する。一方、ナノワイヤpFETにおける電流劣化量は小さく、SMTによるCMOS性能の大幅な向上が実現できる。
- 社団法人電子情報通信学会の論文
- 2011-01-24
著者
-
沼田 敏典
(株)東芝 LSI基盤技術ラボラトリー
-
内田 建
東京工業大学
-
内田 建
東京工業大学電子物理工学専攻:prest化学技術振興機構
-
齋藤 真澄
(株)東芝研究開発センターLSI基盤技術ラボラトリー
-
中林 幸雄
(株)東芝研究開発センターLSI基盤技術ラボラトリー
-
太田 健介
(株)東芝研究開発センターLSI基盤技術ラボラトリー
-
沼田 敏典
(株)東芝研究開発センターlsi基盤技術ラボラトリー
-
齋藤 真澄
(株)東芝 研究開発センター LSI基盤技術ラボラトリー
-
齋藤 真澄
(株)東芝 研究開発センターLSI基盤技術ラボラトリー
-
太田 健介
(株)東芝 研究開発センターLSI基盤技術ラボラトリー
-
中林 幸雄
(株)東芝 研究開発センターLSI基盤技術ラボラトリー
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