積層フリップチップ実装構造の残留応力低減構造に関する研究
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概要
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メモリスタック構造に代表される同位相バンプ積層構造においては,バンプ間のチップ残留応力が数百MPaにも達する場合があり,チップ内あるいは積層チップ間でデバイス特性分布が生じることが懸念されている。そこで,応力振幅約30MPa以下に抑制し,積層チップ間の応力分布の相違もほぼ0MPaにできる構造を提案した。バンプとViaの接続構造において,千鳥配線構造が局所残留応力を低減するうえで有効であることを示し,さらに,低弾性率の緩和材料をバンプ直下に形成することも,局所残留応力の発生を抑制するうえで有効であることを示した。以上の結果から,今後の高信頼・高性能LSIの実現には,残留応力を低減する最適構造設計が重要であることを明らかにした。
- 2009-09-01
著者
-
佐々木 拓也
東北大学大学院工学研究科ナノメカニクス専攻
-
上田 啓貴
東北大学大学院工学研究科ナノメカニクス専攻
-
三浦 英生
東北大学大学院工学研究科エネルギー安全科学国際研究センター
-
三浦 英生
東北大学大学院工学研究科
-
三浦 英生
東北大
-
上田 啓貴
東北大学大学院工学研究科
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