レジスタ転送レベル回路に対するテストプラン埋め込み型テスト容易化設計法
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概要
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本稿では、データパスとコントローラから成るレジスタ転送レベル回路のテスト容易化設計法を提案する。提案手法では、組合せ回路用テスト生成法を用いた階層テスト生成、強可検査性に基づいており、完全故障検出効率を保証し実動作速度テストが可能である。本手法ではテストプランをコントローラに埋め込むことにより、ハードウェアオーバヘッドが小さいことを特長とする。ベンチマーク回路を用いた実験により提案手法の有効性を示す。
- 2002-02-15
著者
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
岡本 紘征
奈良先端科学技術大学院大学
-
井上 美智子
奈良先端科学技術大学院大学
-
井上 美智子
奈良先端科学技術大学院大学 情報科学研究科:科学技術振興機構crest
-
岡本 紘征
奈良先端科学技術大学院大学 情報科学研究科 情報処理学専攻
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