ディジタル制御用再構成可能並列プロセッサの開発
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概要
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自律的動作を目指す知能ロボットなどのディジタル制御においては,スループット向上のみならず,センサ信号入力から制御出力までの演算遅れ時間減少が重要な問題となる.これらのディジタル制御には多くの積和演算が必要となるため,種々の入力数の積和演算器を複数個の要素プロセッサ(PE)により再構成し実行することにより演算遅れ時間を減少する,再構成可能並列プロセッサアーキテクチャが有用である.本稿では,VLSIプロセッサ化のための動作検証を行うために,フィールドプログラマブルゲートアレイ(FPGA)によるPEの構成法を示している.さらに,本PEはFPGAで構成されているにもかかわらず実用的な演算速度を有しており,これらを用いて並列プロセッサを構成すれば,多くの高性能ディジタル制御への応用が可能であることを明らかにしている.
- 社団法人電子情報通信学会の論文
- 1993-09-17
著者
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