演算器レベル・パケット転送方式に基づく高並列VLSIプロセッサの構成(集積回路とアーキテクチャの協創-プロセッサ,メモリ,システムLSI及び一般-)
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概要
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不規則かつ高並列な処理の演算遅れ時間を減少するためには,細粒度高並列処理が有用であるが,通常のVLIW制御方式ではルータの個数とともにデータ転送などの制御メモリ容量もまた膨大になる.そこで本稿では,あらかじめ処理アルゴリズムが与えられていると仮定して,スケジューリングやアロケーションをパケット衝突が起こらずかつ演算遅れ時間を減少するという制約下でオフラインで実施する,セミオートノマスパケットルーティングの概念を提案している.これにより,ルータ構造を大幅に簡略化できるとともに,パケット転送による自律的な制御タイミング生成により制御メモリを大幅に減少可能な高並列VLSIプロセッサアーキテクチャを提案している.
- 一般社団法人情報処理学会の論文
- 2007-05-31
著者
-
苫米地 宣裕
八戸工業大学システム情報工学科教授
-
苫米地 宣裕
大学院電子電気・情報工学専攻・教授
-
藤岡 与周
八戸工業大学工学部システム情報工学科
-
亀山 充隆
東北大学大学院情報科学研究科
-
藤岡 与周
八戸工業大学システム情報工学科
-
苫米地 宣裕
八戸工業大学大学院
-
藤岡 与周
八戸工業大学工学部
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