ビットシリアルアーキテクチャに基づく再構成可能並列VLSIプロセッサの構成と評価
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概要
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センサフィードバックを伴う知能ロボット制御においては、スループットの向上のみならずセンサ信号入力から制御出力が計算されるまでの高速応答性が必要不可欠となる。高速応答性の実現、すなわち演算遅れ時間減少のために再構成可能並列VLSIアーキテクチャが提案されている。しかしながら、ビットパラレルアーキテクチャに基づいてプロセッサを構成した場合、PE内部及びチップ間の通信遅延の影響が大きいという問題があった。そこで本稿では、ビットシリアルアーキテクチャに基づいた再構成可能並列VLSIプロセッサを提案している。これによりPE内部およびチップ間通信遅延の影響が減少し、性能を向上できることを明らかにしている。
- 社団法人電子情報通信学会の論文
- 1995-09-05
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