レジスタトランスファレベルパケット転送に基づく動的再構成VLSIプロセッサアーキテクチャ(プロセッサ,DSP,画像処理技術及び一般)
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概要
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動的再構成VLSIプロセッサのコンフィグレーションメモリ容量のサイズを大幅に減少するために,レジスタトランスファレベルパケット転送法を提案している.自律的なパケットデータ転送とオフラインスケジューリング・アロケーションを効果的に用いたセミオートノマスパケットルーティングに基づき,従来の動的再構成並列VLSIプロセッサのコンフィギュレーションメモリ容量の減少を実現している.ローカルメモリの動的再構成も制御メモリ資源減少のために導入されている.各PEのローカルメモリ容量の要求に応じて,部分クロスバスイッチがパケット宛先アドレス情報により制御される.一例として,パケットルーティング制御記憶容量が従来の動的再構成VLSIと比べて1/10に減少できることを明らかにしている.
- 2011-10-17
著者
-
藤岡 与周
八戸工業大学工学部システム情報工学科
-
亀山 充隆
東北大学大学院情報科学研究科
-
亀山 充隆
東北大学大学院情報科学研究科情報基礎科学専攻
-
藤岡 与周
八戸工業大学システム情報工学科
-
藤岡 与周
八戸工業大学工学部
-
瀧沢 翔
東北大学大学院情報科学研究科
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