動的再構成可能並列VLSIプロセッサの設計と評価
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概要
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In the sensor feedback control of intelligent robots, the delay time must be reduced for a large number od multioperand multiply-additions. To reduce the delay time for the multiply-additions, the architecture of the dynamically reconfigurable parallel VLSI processors are proposed. In each processor element (PE), a switch circuit is provided to change the direct connection between the multipliers and adders,so that the overhead in data transfer is reduced. In this paper, we report the delay time of the switch circuit based on a 0.18μm CMOS design rule.
- 八戸工業大学の論文
- 2006-02-28
著者
-
苫米地 宣裕
大学院電子電気・情報工学専攻・教授
-
藤岡 与周
八戸工業大学工学部システム情報工学科
-
苫米地 宣裕
システム情報工学科教授
-
宮崎 秀胤
大学院工学研究科電気電子工学専攻前期課程
-
藤岡 与周
八戸工業大学システム情報工学科
-
苫米地 宣裕
八戸工業大学大学院
-
藤岡 与周
八戸工業大学工学部
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