電源電圧の動的再構成に基づく低消費電力並列VLSIプロセッサの構成
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概要
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To reduce the delay time and power consumption which are required especially for mobile-type intelligent integrated applications, we propose a parallel VLSl processor architecture based on dynamic reconfiguration of various kinds of multiplyadders and their power supply voltages. By changing the power supply voltages so that each gate utilized ratio becomes 100%, the power consumption can be reduced in proportion to the cube of the power supply voltage.
- 八戸工業大学の論文
- 2004-02-27
著者
-
苫米地 宣裕
八戸工業大学システム情報工学科教授
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苫米地 宣裕
大学院電子電気・情報工学専攻・教授
-
藤岡 与周
八戸工業大学工学部システム情報工学科
-
藤岡 与周
八戸工業大学システム情報工学科
-
苫米地 宣裕
八戸工業大学大学院
-
藤岡 与周
八戸工業大学工学部
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