知能集積システム用再構成可能並列VLSIプロセッサの構成
スポンサーリンク
概要
- 論文の詳細を見る
自律的動作を目指す知能ロボットシステムなどの知能集積システムにおいては,スループット向上のみならず,センサ信号入力から制御出力までの演算遅れ時間減少が重要な問題となる.これらの知能集積システムには多くの積和演算や最大値, 最小値選択などの,種々の多入力算術演算が必要となる.本稿では,種々の多入力算術演算の遅れ時間を減少するため,従来の多入力積和演算器の再構成の概念を拡張することにより種々の入力数の多入力算術演算器を再構成可能な並列VLSIアーキテクチャを提案している.この結果,積和演算をはじめとする種々の多入力算術演算を含む多くの知能集積システムへの応用が可能であることを明らかにしている.
- 社団法人電子情報通信学会の論文
- 1994-04-21
著者
関連論文
- FPGA向きヘテロジニアスマルチコアプロセッサ--SIMD形アクセラレータコアとその評価 (集積回路)
- はさみ五目並べゲームプレイソフトの作成
- 低消費電力VLSIプロセッサのハイレベルシンセシスと高速解法
- 次世代リアルワールド応用知能システムとメディアプロセッサへの要求
- LEDR/4相2線プロトコルコンバータを用いた非同期FPGAの構成(デバイスアーキテクチャ2)
- フィールドワークと情報収集に基づいたコンテンツ制作技法を育成する教育の試み
- 3-318 動画コンテンツ作成によるエンジニアリングデザイン能力の育成(口頭発表論文,オーガナイズドセッション「エンジニアリングデザイン」-VII-デザイン科目研究(3))
- 7-103 E-Learningと実習を活用したネットワーク教育((9)e-ラーニング実践-I)
- E-learingと実習を活用した情報ネットワーク技術者教育
- 自律的細粒度パワーゲーティングに基づく低消費電力フィールドプログラマブルVLSI(組込みシステムプラットフォーム)
- 遺伝的アルゴリズムを用いたロジックインメモリVLSIプロセッサのハイレベルシンセシス
- システムLSIに輝かしい未来はあるか?
- 自律適応電源電圧制御に基づく低消費電力FPGAの構成 (リコンフィギャラブルシステム)
- 自律適応電源電圧制御に基づく低消費電力FPGAの構成 (コンピュータシステム)
- 非同期ビットシリアルアーキテクチャに基づくフィールドプログラマブルVLSI(ディジタル・情報家電,放送用,ゲーム機用システムLSI,回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
- マルチメディア応用ヘテロジニアスマルチコアアーキテクチャの評価(組込みシステムプラットフォーム)
- 形状特徴を用いた人物抽出アルゴリズムとそのVLSIアーキテクチャ(ディジタル・情報家電,放送用,ゲーム機用システムLSI,回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
- データ圧縮に基づく画像処理VLSIアーキテクチャとその応用(システムLSIの応用と要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術及び一般)
- 3次元情報を用いた車両検出アルゴリズムとそのVLSIアーキテクチャ(システムLSIの応用と要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術及び一般)
- C-12-11 細粒度アーキテクチャに基づくフィールドプログラマブルVLSIの開発(C-12.集積回路B(ディジタル),一般講演)
- 相互結合網簡単化を考慮した遺伝的アルゴリズムに基づく電源・しきい値電圧割当(集積回路とアーキテクチャの協創-プロセッサ,メモリ,システムLSI及び一般-)
- ソース結合形論理に基づく多値ドミノ集積回路の構成
- 再帰的計算に基づく3眼ステレオマッチングのVLSIアーキテクチャ(VLSIアーキテクチャ,集積回路とアーキテクチャの協創〜どう繋ぐ?どう使う?マルチコア〜)
- 強誘電体機能パスゲートを用いたマルチコンテクストフィールドプログラマブルVLSIの構成(VLSIアーキテクチャ,集積回路とアーキテクチャの協創〜どう繋ぐ?どう使う?マルチコア〜)
- 3-217 八戸工業大学FPD関連次世代型技術者養成ユニットにおける新規事業創出マインドの育成方法((25)高度専門技術者教育・社会人のための大学院工学教育,口頭発表論文)
- 演算器レベル・パケット転送方式に基づく高並列VLSIプロセッサの構成(集積回路とアーキテクチャの協創-プロセッサ,メモリ,システムLSI及び一般-)
- 演算器レベル・パケット転送方式に基づく高並列VLSIプロセッサの構成(オンチップ・ネットワーク,集積回路とアーキテクチャの協創-プロセッサ,メモリ,システムLSI及び一般-)
- チップ内パケット転送に基づく高並列プロセッサの構成
- C-12-3 チップ内細粒度パケット転送に基づく高並列VLSIプロセッサの構成(C-12.集積回路B(ディジタル),一般講演)
- ネットワークを介した双方向力制御におけるパケット転送時間補償
- 動的再構成可能並列VLSIプロセッサの設計と評価
- ネットワークパケット転送時間変動の事例調査
- 電源電圧の動的再構成に基づく低消費電力並列VLSIプロセッサの構成
- ギガビットネットワークを用いた動画像伝送遅延時間の評価
- 複数の奥行き計測が可能な両眼視対応点探索並列ハードウェアアルゴリズム
- D-6-5 半田付ヒータ埋込型基板を用いた動的再構成型多入力積和演算器の3次元実装
- 教育用低価格高安全ロボットシステムの開発
- 文章の構想, 作成および発表能力を育成する教育の試み
- 多入力算術演算器の動的再構成に基づく知能ロボット制御用WSI規模並列プロセッサの構成法
- 大規模論理回路の短期間試作用低コスト多層プリント配線板開発システム
- C-12-35 多入力積和・算術論理演算器の動的再構成に基づくステレオビジョン対応点探索用並列プロセッサの構成
- 知能ロボット制御用再構成可能並列プロセッサの並列プログラミング
- 強誘電体デバイスを用いたロジックインメモリVLSIの構成(システムLSIのための先進アーキテクチャ論文)
- 強誘電体不揮発性ロジック素子(デバイス/回路動作 : 強誘電体薄膜とデバイス応用)
- 強誘電体デバイスに基づくロジックインメモリVLSIの構成
- 自律適応電源電圧制御に基づく低消費電力FPGAの構成(低消費電力設計,FPGA応用及び一般)
- 自律適応電源電圧制御に基づく低消費電力FPGAの構成(低消費電力設計,FPGA応用及び一般)
- 8-104 ネットワーク技術者資格の学内受験を可能とした資格取得支援の取り組み((06)工学教育の個性化・活性化-I,口頭発表論文)
- 知能ロボット制御用再構成可能並列プロセッサのプログラミング環境
- D-11-32 衛星画像による産業廃棄物不法投棄現場早期発見のための熱力学的解析および植生解析の併用に関する検討(D-11. 画像工学,一般セッション)
- A-4-31 衛星画像による産業廃棄物投棄現場における地表面スペクトル変化の解析(A-4.信号処理,一般講演)
- D-11-118 衛星リモートセンシングによる産廃投棄現場およびその周辺の植生・温度解析(D-11.画像工学D(画像処理・計測),一般講演)
- D-11-117 ステレオペアを持たない衛星画像を用いた地形解析法の自動化(D-11.画像工学D(画像処理・計測),一般講演)
- 数理科学ソフト"Mathematica"を用いた授業方法の研究
- 2L-5 MPIの集団通信機能の改善とゲームプログラムの並列化(並列システムソフトウェア,学生セッション,アーキテクチャ,情報処理学会創立50周年記念)
- 4次元空間立体四目並べプレイソフトの作成
- A-7-6 作為的加工に耐性を持つ電子透かし(A-7.情報セキュリティ,一般講演)
- D-10-11 S字関数形重み制限を与えたニューラルネットワークの耐故障特性(D-10.ディペンダブルコンピューティング,一般講演)
- 回転四目並べプレイロボットシステムの開発
- 立体四目並べプレイ知能ロボットシステムの構成法
- 剰余テーブルを循環する高速RSA暗号プロセッサのパイプラインアーキテクチャ
- 技術者の文章構想、作成および発表力を育成する教育の試み
- 動的および静的再構成に基づく知能集積システム用並列VLSIプロセッサの構成と評価
- 動的および静的再構成に基づく知能集積システム用 : 並列VLSIプロセッサの構成と評価
- ビットシリアルアーキテクチャに基づくロボット制御用再構成可能VLSIプロセッサの構成
- 知能ロボット制御用再構成可能並列ULSI/WSIプロセッサ
- 知能ロボット制御用再構成可能並列ULSI/WSIプロセッサ
- 演算語長の再構成に基づくビジュアルフィードバック制御用並列プロセッサの構成
- ロボット用 VLSI プロセッサシステム
- ディジタル制御並列VLSIプロセッサの開発
- 再構成可能並列プロセッサと知能ロボット制御への応用
- ビットシリアルアーキテクチャに基づく再構成可能並列VLSIプロセッサの構成と評価
- ビットシリアルアーキテクチャに基づく再構成可能並列VLSIプロセッサと知能集積システムへの応用
- 再構成可能並列VLSIプロセッサと知能ロボット制御への応用
- 知能集積システム用再構成可能並列VLSIプロセッサの構成
- ディジタル制御用再構成可能並列プロセッサの開発
- 冗長マニピュレータ制御用座標変換VLSIプロセッサ
- WSI 規模2次元 FFT プロセッサの冗長化設計
- PSPICEシミュレーション用高周波トランジスタパラメータの抽出
- レジスタトランスファレベルパケット転送に基づく動的再構成VLSIプロセッサアーキテクチャ
- 重み制限に基づくフォールトトレラントニューラルネットワークの構成法
- 冗長2進剰余テーブルに基づく高速RSA暗号プロセッサの構成法
- 冗長2進数系に基づく演算回路の速度とチップ面積
- 競争巡回知能ロボットとその先読み探索アルゴリズム
- 立体4目並べの数理
- C-12-37 冗長2進剰余テーブルを備えたRSA暗号処理システムLSI
- WSI規模高速ニューロプロセッサの階層冗長構成法
- D-10-2 S字関数形重み制限を用いたニューラルネットワークの耐故障設計(D-10. ディペンダブルコンピューティング)
- レジスタトランスファレベルパケット転送に基づく動的再構成VLSIプロセッサアーキテクチャ(プロセッサ,DSP,画像処理技術及び一般)
- レジスタトランスファレベルパケット転送に基づく動的再構成VLSIプロセッサアーキテクチャ(プロセッサ,DSP,画像処理技術及び一般)
- レジスタトランスファレベルパケット転送に基づく動的再構成VLSIプロセッサアーキテクチャ(プロセッサ,DSP,画像処理技術及び一般)
- WSI規模高速FFTプロセッサの冗長化
- 冗長化によるWSI規模2次元FFTプロセッサの構成
- WSIFFTプロセッサの冗長化設計
- 冗長化手法を用いたWSI規模FFTプロセッサの構成
- コンフィグレーションメモリサイズの減少を指向したパケット転送に基づく動的再構成VLSIプロセッサの構成 (画像工学)
- コンフィグレーションメモリサイズの減少を指向したパケット転送に基づく動的再構成VLSIプロセッサの構成 (集積回路)
- コンフィグレーションメモリサイズの減少を指向したパケット転送に基づく動的再構成VLSIプロセッサの構成 (信号処理)
- コンフィグレーションメモリサイズの減少を指向したパケット転送に基づく動的再構成VLSIプロセッサの構成 (VLSI設計技術)
- 3-346 情報系学生向けロボット教材の開発((05)教材の開発-IV,口頭発表)