強誘電体デバイスに基づくロジックインメモリVLSIの構成
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概要
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本稿では,強誘電体デバイスを用いて記憶機能のみならず演算機能を実現し,演算機能と記憶機能をデバイスレベルで一体化することにより、高並列演算システムをコンパクトに実現するロジックインメモリVLSIの構成法を提案する.強誘電体キャパジタの両端電極に2つの2値入力電圧を印加し,その電位差を用いて残留分極状態を設定することにより,強誘電体キャパシタを用いて論理演算を実行できる.本提案回路を用いることにより記憶素子の面積オーバーヘッドを大幅に削減できるため,応用例としてゲートレベルパイプラインVLSIを構成した場合,同等機能の2値CMOS実現と比較して高性能化が達成できる.
- 社団法人電子情報通信学会の論文
- 2002-04-05
著者
-
中村 孝
ローム株式会社半導体デバイス研究開発部
-
羽生 貴弘
東北大学電気通信研究所
-
高須 秀視
ローム株式会社
-
亀山 充隆
東北大学大学院情報科学研究科
-
羽生 貴弘
東北大学大学院情報科学研究科
-
木村 啓明
東北大学大学院情報科学研究科
-
高須 秀視
ローム株式会社研究開発本部
-
藤森 敬和
ローム株式会社半導体デバイス研究開発部
-
中村 孝
ローム株式会社
-
藤森 敬和
ローム株式会社 半導体デバイス研究開発部
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