ビットシリアルアーキテクチャに基づく再構成可能並列VLSIプロセッサと知能集積システムへの応用
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概要
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実世界応用と融合した知能集積システムの1つとして、自律的動作を目指す知能ロボットシステムがある。このシステムにおいては、スループット向上のみならず,センサ信号入力から制御出力までの演算遅れ時間減少が重要な問題となる.そこで、乗算器や加算器間め直接接続を切り替えて所望とする多入力積和演算器を含む要素プロセッサ(PE)を再構成することにより、種々の多入力積和演算の遅れ時間を減少する再構成可能並列プロセッサが提案されている。しかし、ビットパラレルアーキテクチャでは、PE内部およびチップ間配線遅延の影響が大きいという問題があった。本稿では、この配線遅延減少のために、ビットシリアルアーキテクチャに基づく再構成可能並列VLSIプロセッサを提案している。6自由度逆動力学演算に対して、このプロセッサの演算遅れは従来の再構成可能並列VLSIプロセッサと比較して約4/5となる。
- 社団法人電子情報通信学会の論文
- 1995-04-27
著者
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