貼り合わせSOI基板のDLTS測定による評価、及びPINホトダイオードの製作、素子特性評価
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概要
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貼り合わせSilicon-on-Insulator(SOI)ウェーハの電気的特性評価を行なった。SOI層の厚さの異なる三種類の貼り合わせSOIウェーハ(SOI層厚10,30,100μm)について、Deep Level Transient Spectroscopy(DLTS)測定によりSOI層中の欠陥評価をしたところ、SOI層厚が30,100μmの貼り合わせウェーハで深い準位(Ec-Et=0.53〜0.56eV)のトラップを検出した。又、SOI層上にPINホトダイオードを形成し、その素子特性測定によりSOI層の電気的評価も行なった。SOI層厚の厚いものほど暗電流が増加し、SOI層中のトラップが原因であると思われる。通常のSiウェーハ上の素子についても同時に測定し、貼り合わせSOIウェーハ上の素子との比較を行なった。
- 社団法人電子情報通信学会の論文
- 1993-12-09
著者
-
宇佐美 晶
名古屋工業大学電気情報工学科
-
和田 隆夫
名古屋工業大学電気情報工学科
-
和田 隆夫
大同工業大学応用電子工学科
-
金子 圭介
松下電器産業(株)戦略半導体開発センター
-
藤井 義磨郎
浜松ホトニクス
-
宇佐美 晶
名古屋工大
-
金子 圭介
名古屋工業大学電気情報工学科
-
和田 隆夫
名古屋工業大学電気情報学科
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