単一制御可検査性に基づくレジスタ転送レベルデータパスの組込み自己テスト容易化設計法
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概要
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本稿では, レジスタ転送レベルデータパスの組込み自己テスト方式(BIST)として, 階層テストに基づくtest per clock方式のBISTを提案する.この手法では, テストパターン生成器, 応答解析器をテスト対象回路の外部入力, 外部出力のみに付加し, 各組合せ回路要素に対して, データパスの経路を用いてテストパターン, 応答を伝搬する.本稿では, この階層テストに基づくBISTが可能なデータパスとして, 単一可制御データパスを定義し, 与えられたデータパスを単一可制御データパスに設計変更するためのテスト容易化設計法を提案する.また, ベンチマーク回路を用いて, 提案手法の評価を行う.
- 社団法人電子情報通信学会の論文
- 2000-02-09
著者
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
増澤 利光
奈良先端科学技術大学院大学情報科学研究科
-
井筒 稔
奈良先端科学技術大学院大学情報科学研究科:(現)株式会社日立製作所ソフトウェア事業部企画本部生産技術部
-
和田 弘樹
株式会社日立製作所中央研究所システムlsi研究部
-
和田 弘樹
奈良先端科学技術大学院大学 情報科学研究科
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