組合せテスト生成複雑度でパス遅延故障テスト生成可能な順序回路のクラス(フォールトトレランス)
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概要
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本論文では,平衡構造順序回路のパス遅延故障テスト生成問題が,平衡構造順序回路を組合せ変換した組合せ回路のセグメント遅延故障テスト生成問題に帰着できる(組合せテスト生成複雑度でパス遅延故障テスト生成可能である)ことを示す.平衡構造順序回路は,組合せ変換した組合せ回路に対するテスト生成,及びもとの順序回路に対するテスト実行を,出力錐ごとに行わなければならず,テスト生成時間及びテスト実行時間が長くなる.この欠点を解消するために,組合せテスト生成複雑度でパス遅延故障テスト生成可能な新しい順序回路のクラスとして同位相平衡構造を定義する.本論文では更に,与えられた順序回路に対して,スキャンFFを取り除いた回路が平衡構造及び同位相平衡構造となるような部分スキャン設計法を提案する.
- 社団法人電子情報通信学会の論文
- 2003-11-01
著者
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
大竹 哲史
奈良先端科学技術大学院大学 情報科学研究科:科学技術振興機構 Crest
-
三輪 俊二郎
Necエレクトロニクス第一カスタムlsi事業部
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