並列事前実行機構における主記憶値テストの高速化(プロセッサアーキテクチャ)
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概要
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区間再利用に並列事前実行を組み合わせた,非対称な投機的マルチスレッディング機構を提案する.投機実行スレッドが参照する主記憶位置が通常実行スレッドにより書き換えられた場合,書き換えられたアドレスを記録しておくことで,通常実行による再利用時に最低限必要な主記憶人力値のみを比較することが可能となり,オーバヘッドが削減できることを示す. SPEC95を用いた評価では,最大55%,平均でもSPECintで約20%, SPECfpで約35%のサイクル数を削減することができ,いずれも,投機実行の無効化などの既存手法よりも良好な結果となった.
- 2004-01-15
著者
-
森 眞一郎
京都大学大学院情報学研究科
-
五島 正裕
東京大学情報理工学系研究科
-
五島 正裕
京都大学
-
富田 眞治
京都大学
-
富田 眞治
京都大学工学部情報工学科
-
津邑 公暁
京都大学
-
中島 康彦
京都大学/科学技術振興機構さきがけ研究21
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