値予測を用いた物理レジスタ2段階解放による命令先行実行方式の性能向上(プロセッサアーキテクチャ)
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概要
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我々はこれまでに,物理レジスタの2段階解放(TSD:Two-Step Physical Register Deallocation)と呼ぶ手法を提案している.TSD手法では,本来であれば物理レジスタを割り当てることができず,実行ができない命令を先行実行する.これにより理想的には,物理レジスタが十分に存在する場合と同等のメモリ・レベル並列性(MLP:Memory-Level Parallelism)を引き出すことが可能となる.しかし,実際には,種々の原因で先行実行できない場合や,先行実行のタイミングが遅れる場合があり,MLPの抽出は十分でなかった.原因の本質はデータ依存にある,そこで本論文では,値予測を用いることでデータ依存を削除し,より多くの命令が先行実行を可能とする手法を提案する.SPECfp2000ベンチマークを用いて評価した結果,提案手法は従来のTSD手法に比べて,75%のレジスタ・ファイルのサイズで同等の性能を達成できることを確認した.
- 一般社団法人情報処理学会の論文
- 2008-10-12
著者
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