安藤 秀樹 | 名古屋大学大学院工学研究科電子情報学専攻
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概要
関連著者
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安藤 秀樹
名古屋大学大学院工学研究科電子情報学専攻
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安藤 秀樹
名古屋大学
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安藤 秀樹
名古屋大学大学院工学研究科
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島田 俊夫
名古屋大学大学院工学研究科
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島田 俊夫
名古屋大学
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中西 知嘉子
三菱電気株式会社システムLSI事業化推進センター
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中屋 雅夫
三菱電気株式会社システムLSI事業化推進センター
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小林 良太郎
名古屋大学大学院工学研究科
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原 哲也
三菱電気株式会社システムLSI事業統括部
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小林 良太郎
豊橋技術科学大学
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松崎 元昭
名古屋産業科学研究所
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嶋田 創
京都大学大学院情報学研究科
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中西 知嘉子
三菱電機株式会社システムLSI開発研究所
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中屋 雅夫
三菱電機株式会社システムLSI開発部
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松崎 元昭
名古屋大学大学院工学研究科
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川合 隆光
ウエストバージニア大学工学・材料科学学部
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中西 知嘉子
三菱電機株式会社 システムlsi事業化推進センター
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川合 隆光
名古屋大学大学院工学研究科
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嶋田 創
名古屋大学大学院工学研究科
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原 哲也
三菱電機株式会社マイコン・ASIC事業統括部
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片山 清和
名古屋大学大学院工学研究科
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片山 清和
名古屋大学大学院工学研究科:(現)四日市大学経済学部
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原 哲也
三菱電機(株)システムLSI開発研究所
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安藤 秀樹
三菱電機(株)システムLSI開発研究所
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中西 知嘉子
三菱電機(株)システムLSI開発研究所
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中屋 雅夫
三菱電機(株)システムLSI開発研究所
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町田 浩久
三菱電機(株)システムlsi開発研究所
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岩本 健吾
名古屋大学大学院工学研究科
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安藤 秀樹
三菱電機株システムlsi開発研究所
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田中 雄介
名古屋大学大学院工学研究科
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北浦 理
名古屋大学大学院工学研究科
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杉浦 弘幸
名古屋大学大学院工学研究科電子情報学専攻
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上村井 明夫
名古屋大学大学院工学研究科
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町田 浩久
三菱電機(株)システムlsi事業統括部
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甲良 祐也
名古屋大学大学院工学研究科
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山本 哲弘
名古屋大学大学院工学研究科
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町田 浩久
三菱電機株式会社情報技術総合研究所
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中村 幸司
名古屋大学大学院工学研究科:(現)沖電気工業株式会社
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布施 裕基
名古屋大学大学院工学研究科
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布施 裕基
名古屋大学大学院工学研究科:(現)日本電気株式会社
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吉瀬 謙二
東京工業大学大学院情報理工学研究科
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井上 弘士
九州大学大学院システム情報科学府
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五島 正裕
東京大学
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前田 敦
三菱電機株式会社 北伊丹製作所
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加藤 伸幸
名古屋大学医学部第2外科学教室
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加藤 伸幸
名古屋大学大学院工学研究科
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五島 正裕
東京大学情報理工学系研究科
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吉瀬 謙二
東京工業大学
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佐藤 寿倫
九州大学
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中島 浩
京都大学工学部情報工学教室
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中島 浩
京都大学工学部
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竹内 友章
名古屋大学
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石田 圭太郎
名古屋大学大学院工学研究科
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野口 良太
名古屋大学大学院工学研究科
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京 昭倫
Nec マルチメディア研究所
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京 昭倫
日本電気(株)
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坂本 真理子
富士通(株)
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佐藤 寿倫
福岡大学
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秋田 晃治
名古屋大学
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岩原 佑磨
名古屋大学大学院工学研究科
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市原 敬吾
名古屋大学大学院工学研究科
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坂本 真理子
富士通株式会社次世代テクニカルコンピューティング開発本部
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浅田 英昭
名古屋大学
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大熊 穣
名古屋大学大学院工学研究科:(現)トヨタ自動車株式会社
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望月 厚志
名古屋大学大学院工学研究科
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兵藤 一永
名古屋大学大学院工学研究科
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藤岡 涼
名古屋大学大学院工学研究科
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澁谷 真帆
名古屋大学大学院工学研究科
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打田 高章
名古屋大学大学院工学研究科
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本間 幹英
名古屋大学大学院工学研究科
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中嶋 昭夫
名古屋大学大学院工学研究科
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山口 武
名古屋大学大学院工学研究科
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井上 弘士
九州大学
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井上 弘士
(財)九州システム情報技術研究所
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前田 敦
三菱電機株式会社lsi研究所
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福田 祥貴
名古屋大学大学院工学研究科
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本間 幹英
名古屋大学大学院工学研究科:(現)中部日本電気ソフトウェア株式会社
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戸田 聡
名古屋大学大学院工学研究科:(現)株式会社メルコ
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前田 敦
三菱電機株式会社 Ulsi技術開発センター
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山口 恭平
名古屋大学大学院工学研究科
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加藤 里奈
名古屋大学大学院工学研究科
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藤岡 涼
名古屋大学大学院工学研究科:(現)日本電気株式会社
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嶋田 創
名古屋大学
著作論文
- 複数命令フェッチに対する並列分岐先予測/命令フェッチ機構(並列処理)
- VLIWマシンのための非数値計算応用向き広域命令スケジューリング手法
- サイクル時間評価による命令レベル並列処理マシンの性能比較
- 投機的実行を支援するアーキテクチャのハードウェア設計
- スーパースカラ・プロセッサにおける分岐命令の並列実行
- パイプラインステージ統合とDVSの併用による消費電力の削減(省電力方式)
- スーパスカラプロセッサ-SARCH-のコードスケジューラ
- VT-CMOSキャッシュの性能低下をアドレス予測を用いて低減する先行起動機構(キャッシュ機構)
- 頻出値を利用した物理レジスタの共有化手法(プロセッサアーキテクチャ)
- 遺伝的アルゴリズムを用いた運転整理ダイヤの作成
- エリート個体群に共通の性質をサブゴールとする自立的漸進進化
- 遺伝的アルゴリズムを用いたオンライン分岐予測機構の設計
- パイプラインストールを除去した遺伝的アルゴリズム専用ハードウェア
- 遺伝的アルゴリズムを用いた分岐予測機構設計
- 自律的にサブゴールを獲得する漸進進化による理論回路自動設計
- 遺伝的アルゴリズムを用いた分岐予測機構設計
- サブツリー評価値による遺伝的操作を用いた論理回路自動設計に関する研究
- 計算機アーキテクチャのトップカンファレンスを攻略しよう!
- マルチコアプロセッサにおけるメモリ依存予測及び同期機構
- リオーダ・バッファのハードウェア量削減
- リオーダ・バッファの仮想的な拡大による先行実行
- パイプラインストールを除去した遺伝的アルゴリズム専用ハードウェアの実現
- パイプラインストールを除去した遺伝的アルゴリズム専用ハードウェアの実現
- 遺伝的アルゴリズムの専用ハードウェア化
- クラスタ化スーパスカラ・プロセッサにおけるレジスタ・ファイルの階層化と選択的広域通信制御(マルチスレッド実行とプロセッサアーキテクチャ)
- 命令発行キューの遅延時間評価
- 物理レジスタ2段階解放方式の低消費電力化手法の評価
- 物理レジスタ2段階解放方式の低消費電力化手法の評価
- 値予測を用いた物理レジスタ2段階解放による命令先行実行方式の性能向上(プロセッサアーキテクチャ)
- 命令発行キューの深いパイプライン化(ARC-3:アーキテクチャ2,2008年並列/分散/協調処理に関する『佐賀』サマー・ワークショップ(SWoPP佐賀2008))
- 物理レジスタ2段階解放による命令先行実行方式の低消費電力化(ARC-10 : アーキテクチャIII,2007年並列/分散/協調処理に関する『旭川』サマー・ワークショップ(SWoPP旭川2007))
- 物理レジスタ2段階解放による命令先行実行方式の評価(ARC-10 : アーキテクチャIII,2007年並列/分散/協調処理に関する『旭川』サマー・ワークショップ(SWoPP旭川2007))
- スーパスカラ・プロセッサのための物理レジスタ2段階解放(ARC-1: プロセッサ・アーキテクチャ, 2005年並列/分散/協調処理に関する『武雄』サマー・ワークショップ(SWoPP武雄2005)-研究会・連続同時開催-)
- 単一チップ・マルチプロセッサSKYにおける投機的スレッド実行の性能評価(プロセッサ/コンパイラ, FRGAとその応用及び一般)
- 単一チップ・マルチプロセッサSKYにおける投機的スレッド実行の性能評価(プロセッサ/コンパイラ, FRGAとその応用及び一般)
- 単一チップ・マルチプロセッサSKYにおける投機的スレッド実行の性能評価(プロセッサ/コンパイラ, FRGAとその応用及び一般)
- SKYのマルチスレッド・モデルを実現したSMTプロセッサにおける物理レジスタの共有化手法(チップマルチプロセッサ)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- データ依存を考慮したプレスケジューリングを行う命令スケジューラ(プロセッサアーキテクチャ)
- 非数値計算プログラムにおけるスレッドレベル並列性の限界 : スレッド間メモリ曖昧性除去技術との関係(プロセッサアーキテクチャ)
- 投機的実行のためのアーキテクチャ上の支援
- 1.5MLIPS40ビット推論プロセッサ
- 単一チップ・マルチプロセッサSKYにおけるデータフローを考慮したスレッド分割技法(コンパイラ技術)
- 5. チップ・マルチプロセッサ(1.アーキテクチャ基盤技術, 新世代マイクロプロセッサアーキテクチャ(前編))
- パス選択によるソフトウェアパイプライニング
- プレディケーティング: VLIWマシンにおける投機的実行のためのアーキテクチャ上の支援
- パス選択によるソフトウェア・パイプライニング
- 分岐先バッファにおける分岐先情報の削減
- 物理レジスタ2段階解放方式の低消費電力化手法の評価
- 物理レジスタ2段階解放方式の低消費電力化手法の評価
- パイプラインステージ統合によるプロセッサの消費エネルギーの削減(プロセッサアーキテクチャ)
- 低消費電力化のための可変パイプライン
- 低レイテンシ1対1結合マルチポート・インターリーブ・キャッシュの評価
- クロスバスイッチをなくしたマルチバンクキャッシュ
- 関数呼び出し時のレジスタの退避/復元に着目したメモリリネーミング手法
- ライン・バッファ・ヒット/ミス予測を利用した動的命令スケジューリング
- 値予測を利用した分岐予測機構
- 値予測を用いた分岐予測機構の計算機性能に与える影響
- 仮想リオーダ・バッファ方式における選択的先行実行による低消費電力化
- 発行キューのタグRAMのバンク化と正確なクリティカルパスの遅延時間評価