サイクル時間評価による命令レベル並列処理マシンの性能比較

概要

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近年, 高性能なマイクロプロセッサはスーパスカラ技術を多く取り入れている. これに対して, ハードウェアが複雑で性能改善が困難なスーパスカラ・マシンに代わって, 簡単なハードウェアで実現できるVLIWマシンが期待されている. しかし, 単純なVLIWマシンでは投機的実行が大きく制限され, 本当にスーパスカラ・マシンの性能を上回ることができるかどうかは疑問である. そこで我々は, プレディケーディングと呼ぶ投機的実行を支援する機構を提案した. この機構は, VLIWマシンにおける投機的実行に関して従来コンパイラが課せられていた制限を取り除くことができ, 評価の結果, 実行サイクル数を大幅に削減できることが分かった. 種々の命令レベル並列処理マシンの性能を比較するには, 従来の研究で行われてきたサイクル数による評価だけでなく, アーキテクチャがサイクル時間に与える影響も評価しなければならない. 本論文では, スーパスカラ・マシン, 単純なVLIWマシン, プレディケーティングを備えたVLIWマシンについて, 実行サイクル数とサイクル時間の両方を評価し, 総合的な性能評価を行った. その結果, 単純なVLIWマシンはスーパスカラ・マシンの性能を僅かしか上回ることはできない. これに対して, プレディケーティングを備えたVLIWマシンは, スーパスカラ・マシンの性能を大きく上回り, 1.41倍高速であることが分かった.
1997-09-15

サイクル時間評価による命令レベル並列処理マシンの性能比較

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