分岐先アドレスの性質を利用した2レベル表による分岐先バッファの容量削減

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概要

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マイクロプロセッサの分岐予測機構には高い精度が望まれている。分岐先アドレスはBTB(Branch Target Buffer:分岐先バッファ)を用いて予測する手法が一般的だが、高い予測成功率を得るためにはBTBには多くのエントリ数が必要となりハードウェア量が大きくなるという問題がある。本稿では分岐先アドレスの性質を利用してBTBのハードウェア量を削減する手法として2レベル表方式を提案する。評価の結果、2レベル表方式は従来のBTB方式に対して分岐先アドレス予測成功率をほとんど低下させることなく分岐先アドレス部のハードウェア量を約52%削減することができた。また、同程度のハードウェア量では分岐先アドレス予測成功率を約1.07%高めることができた。
1998-09-21

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