低消費電力化のための可変パイプライン
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概要
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近年のモバイルプロセッサにおいては, 低消費電力と高性能の両立が求められている.そのため, 近年では可変クロック周波数や可変電源電圧を用いている.しかし, プロセスの微細化によるリーク電流の増加によって, 可変電源電圧は有効に使えなくなると考えられる.我々はクロック周波数を低下させた時の性能低下の抑制と, 消費電力削減の手法として, パイプラインレジスタのバイパスによるパイプラインステージの統合を提案する.これにより, クロック周波数を標準の4分の1に低下させた時, 単純にクロック周波数を低下させた場合と比較して, 最大限の見積もりで約24%の消費電力の削減と, 性能低下を約2分の1に押さえることができることを確認した.また, 0.18μmプロセスにおいて, 電力遅延積を従来より約18%改善できることを確認した.
- 一般社団法人情報処理学会の論文
- 2001-11-28
著者
-
島田 俊夫
名古屋大学大学院工学研究科
-
嶋田 創
京都大学大学院情報学研究科
-
安藤 秀樹
名古屋大学大学院工学研究科電子情報学専攻
-
島田 俊夫
名古屋大学
-
安藤 秀樹
名古屋大学大学院工学研究科
-
安藤 秀樹
名古屋大学
-
嶋田 創
名古屋大学大学院工学研究科
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