複数命令フェッチに対する並列分岐先予測/命令フェッチ機構(<特集>並列処理)
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概要
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分岐により実効的な命令供給速度は低下する.これによるマイクロプロセッサの性能低下は, スカラ・マシンに比べ, スーパスカラ・マシンでは特に著しい.高い命令フェッチ速度実現のためには, 高い分岐予測精度と予測アドレスの早期送出の2つの要求を満足する必要がある.しかしこれまで, 両方の要求を同時に満たす方式の研究は少なく, 良い方法が見い出されていない.本論文では, これらの要求を満足する分岐先バッファを用いた命令フェッチ機構を提案する.評価の結果, 本方式を用いれば, 4命令フェッチのスーパスカラ・マシンにおいて, 従来の方式に比べて約38%性能を改善できることを確認した.
- 1998-06-15
著者
-
中西 知嘉子
三菱電気株式会社システムLSI事業化推進センター
-
安藤 秀樹
名古屋大学大学院工学研究科電子情報学専攻
-
原 哲也
三菱電気株式会社システムLSI事業統括部
-
中屋 雅夫
三菱電気株式会社システムLSI事業化推進センター
-
安藤 秀樹
名古屋大学
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