2レベル表方式による分岐先バッファ(<特集>並列処理)
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概要
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マイクロプロセッサの分岐予測機構には高い精度が望まれている.分岐先アドレスはBTB(Branch Target Buffer:分岐先バッファ)を用いて予測する手法が一般的だが, 高い予測成功率を得るためにはBTBには多くのエントリ数が必要となりハードウェア量が大きくなるという問題がある.本論文では分岐命令の分岐先までの距離の分布を利用してBTBのハードウェア量を削減する手法として2レベル表方式を提案する.評価の結果, 2レベル表方式は従来のBTB方式に対して, 分岐先アドレス予測成功率をほとんど低下させることなく分岐先アドレス部のハードウェア量を約49%削減することができた.タグ部を含めたBTB全体のハードウェア量では削減率は約24%に低下するが, Faginが提案したタグ部のハードウェア量削減手法を適用することにより, 全体ハードウェア量を約38%削減することができた.
- 2000-05-15
著者
-
小林 良太郎
名古屋大学大学院工学研究科
-
島田 俊夫
名古屋大学
-
安藤 秀樹
名古屋大学
-
山田 祐司
株式会社エス・ディー・エスバイオテック
-
山田 祐司
(現)株式会社三洋電機
-
山田 祐司
(株)エス・ディー・エス バイオテック
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