低レイテンシ1対1結合マルチポート・インターリーブ・キャッシュの評価

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プロセッサの高性能化のために, データ・キャッシュには高いバンド幅と低いレイテンシが要求される.現在の多くのプロセッサでは, 高いバンド幅を得るためにキャッシュはインターリーブによりマルチポート化されている.しかしインターリーブ・キャッシュでは, ロード/ストア・ユニットとの間に相互結合網が必要となるため, 低レイテンシ化が困難である.この間題に対して, キャッシュの各バンクとロード/ストア・ユニットを1対1で結合することにより複雑な相互結合網を取り除き, アクセスを小さなバンクに限定する構成のキャッシュが有効と考えられる.この構成のキャッシュを, 我々はPPCインターリーブ・キャッシュ(point-to-point connected interleaved cache)と呼ぶ.本論文では, PPCキャッシュの有効性を, 回路レベルおよびアーキテクチャ・レベルでの評価により検証する.PPCキャッシュでは命令発行前にアクセスするバンクを求める必要があり, これが求められなかったときにペナルティを被る.まず最初に, このペナルティを含めたPPCキャッシュによるアクセス時間を評価し, 大きな改善が見られることを確認した.次に, クロック・サイクル時間と実行サイクル数のトレードオフを考慮し, 32Kバイトで最善にパイプライン化されたキャッシュを持つ16命令発行のプロセッサの性能を評価した.PPCキャッシュを持つプロセッサは, 従来のキャッシュを持つ場合に比べ, クロック・サイクル時間の下限の仮定に応じて, 最大10〜11%, 平均6〜7%性能を改善できることを確認した.
一般社団法人情報処理学会の論文
2001-11-15

低レイテンシ1対1結合マルチポート・インターリーブ・キャッシュの評価

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