VT-CMOSキャッシュの性能低下をアドレス予測を用いて低減する先行起動機構(キャッシュ機構)
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概要
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近年,CMOS回路の低電圧化が進むにつれて,従来は無視できるほど小さかったリーク電流が急速に増大している.本論文ではキャッシュをVT-CMOSで構成し,電力制御をセット単位で行うDLC(Dynamic Leakage Cut-off)と呼ばれる手法において,性能低下を抑制する方式を提案する.DLCは,リーク電流を大幅に削減できるが,選択されたセットを動作状態に活性化するために大きな遅延を生じ,その結果性能低下を引き起こす.これに対し本方式は,アドレス予測により,参照されるセットを予測し,参照前に活性化を行うことで遅延を隠蔽し,性能低下を緩和する.SPEC2000ベンチマークを用いて性能を測定したところ,32KB,2-way構成において従来のDLCキャッシュでは平均で,SPECint2000では17.2%,SPECfp2000では5.8%の性能低下を引き起こしていたが,我々の機構を使うことによりそれぞれ,8.9%,1.1%にまで抑制することができた.また,静的消費電力はDLCキャッシュと比べるとわずかに増加するものの,依然としてDLCを用いない通常のキャッシュが消費する電力の1%にまで削減することができる.先行起動機構の動的消費電力によって全消費電力が増加するが,我々の機構は,通常のキャッシュが消費する全消費電力に対し,全消費電力を70nmプロセスでは23.7%,35nmプロセスでは6.9%にまで抑制することができる.
- 2005-01-15
著者
-
小林 良太郎
名古屋大学大学院工学研究科
-
島田 俊夫
名古屋大学大学院工学研究科
-
安藤 秀樹
名古屋大学大学院工学研究科電子情報学専攻
-
島田 俊夫
名古屋大学
-
安藤 秀樹
名古屋大学大学院工学研究科
-
安藤 秀樹
名古屋大学
-
小林 良太郎
豊橋技術科学大学
-
藤岡 涼
名古屋大学大学院工学研究科
-
藤岡 涼
名古屋大学大学院工学研究科:(現)日本電気株式会社
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