ライン・バッファ・ヒット/ミス予測を利用した動的命令スケジューリング

概要

論文の詳細を見る
近年,クロックの高速化に加え,命令ウィンドウやレジスタ・ファイルの大容量化のため,命令のスケジューリングから実行までの発行レイテンシが長くなってきた.発行レイテンシの増加はスケジューリング・ミスによる性能低下を増加させるため,正確なスケジューリングが重要である.また,将来のプロセッサでは,ロード・レイテンシを短縮するため,ライン・バッファが搭載されると考えられる.そのようなプロセッサではライン・バッファのヒット/ミスによってロード・レイテンシが大きく変動するため正確なスケジューリングがさらに重要になる.本論文では,ライン・バッファを搭載したプロセッサにおけるスケジューリング・ミスによる性能低下を低減するために,ライン・バッファ・ヒット/ミス予測を用いたスケジューリング手法を提案する.シミュレーションの結果,16エントリのライン・バッファを搭載するプロセッサにおいて,単純にヒットと想定したスケジューリングに対し,本機構は最大10.9%,平均5.5%性能向上が達成できることを確認した.
一般社団法人情報処理学会の論文
2002-08-22