VT-CMOSを用いたデータキャッシュでの性能低下をアドレス予測を用いて低減する手法

概要

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近年, CMOS回路の低電圧化が進につれて, 従来は無視されてきたリーク電流が増大している.本論文ではキャッシュをVT-CMOSで構成し, 電力制御をライン単位で行うDynamic Leakage Cut-off(DLC)と呼ばれる手法において, プロセッサの性能低下を抑制する方式を提案する.DLCでは, 選択されたラインを動作状態にするために大きな遅延を生じ, 性能低下を引き起こす.これに対し本方式は, アドレス予測により, 参照されるラインを予測し, 参照前に閾値電圧の切り換えを行うことで遅延を隠蔽し, 性能低下を緩和する.SPEC95ベンチマークを用い性能を測定したところ, 従来のDLCキャッシュでは平均で, SPECint95では23.2%, SPECfp95では9.7%の性能低下を引き起こしていたが, 我々の機構を使うことによりそれぞれ, 17.2%, 3.1%にまで抑制することができた.また, 静的消費電力はDICキャッシュと比べるとわずかに増加するものの, 以前としてDLCを用いない通常のキャッシュに比べると1%にまで削減することができる.
社団法人電子情報通信学会の論文
2001-10-19