プレーナドープHJFETのノンアロイ接触抵抗率解析
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概要
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ゲート徴細化が進むHJFET(へテロ接合FET)では高アスペクト比を維持しつつブレークダウン電圧を改善するため電子供給層にプレーナドープ(PD)構造が採用されているが、PD構造がノンアロイオーミック接触に与える影響については十分に調べられていない。HJFETに於けるオーミック接触を表す性能指数にはシート抵抗r_sとキャップ-チャネル層間接触抵抗率p_<12>があるが、本報告ではp_<12>のエピタキシャル層構造依存性を解析する。
- 社団法人電子情報通信学会の論文
- 1994-09-26
著者
-
佐本 典彦
日本電気株式会社関西エレクトロニクス研究所
-
恩田 和彦
日本電気株式会社化合物デバイス事業部
-
佐本 典彦
日本電気株式会社光・無線デバイス研究所
-
水木 恵美子
日本電気株式会社光・無線デバイス研究所
-
安藤 裕二
NEC(株)関西エレクトロニクス研究所
-
水木 恵美子
NEC(株)関西エレクトロニクス研究所
-
恩田 和彦
NEC(株)関西エレクトロニクス研究所
-
佐本 典彦
NEC(株)関西エレクトロニクス研究所
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