HDLによる並列モンテカルロデバイスシミュレーション向けプロセスのトップダウン設計
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概要
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極微細デバイスの設計においては、モンテカルロ法を用いたデバイスシミュレーションが不可欠となってきている。この手法では多数の粒子の独立したふるまいを追跡するため、スーパーコンピュータ等のベクトル計算機よりもマルチプロセッサ等の並列計算機が高速化に向くものと考えられる。我々は、このシミュレーション向けマルチプロセッサに使用する、高速通信機能内蔵の専用プロセッサを設計している。設計にあたって、特に動作が複雑となるプロセッサ間通信インターフェース部分をVHDL記述によりトップダウン的に設計した。記述したモデルを論理シミュレータで検証することにより、比較的大きな機能レベルの設計誤りを早期に発見、修正することができた。さらに、この際用いたテストベクタを、後に詳細化された論理回線モデルにも利用することでチップ全体のテストを容易に行うことができた。
- 社団法人電子情報通信学会の論文
- 1994-03-10
著者
-
宮川 宣明
(株)ホンダ・リサーチ・インスティチュート・ジャパン
-
宮川 宣明
富士ゼロックス
-
小柳 光正
東北大学大学院工学研究科機械知能工学専攻知能システム設計学研究室
-
宮川 宣明
富士ゼロックス 総研
-
黒石 範彦
富士ゼロックス(株)技術開発センター
-
河田 哲郎
富士ゼロックス(株)技術開発センター
-
黒石 範彦
広島大学集積化システム研究センター
-
Pidin Sergey
広島大学積集化システム研究センター
-
田中 一成
広島大学積集化システム研究センター
-
相原 玲二
広島大学積集化システム研究センター
-
小柳 光正
広島大学集積化センター
-
田中 一成
奈良先端科学技術大学院大学情報科学研究科
-
宮川 宣明
富士ゼロックス総合研究所
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