0.4μmMOSプロセス技術を用いたMulti-Pillar Surrounding Gate型MOSキャパシタ
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概要
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0.4μmMOSプロセス技術を用いた新しい3次元デバイス構造である、Multi-Pillar Surrounding Gate型MOSキャパシタが試作された。C-V測定によってシリコン柱側壁のゲート酸化膜を評価するため、シリコン柱の上部とトレンチ底部にゲート酸化膜と比較して厚い酸化膜を形成した。測定したキャパシタンスからゲート酸化膜厚は16nmと得られた。試作されたMulti-Pillar Surrounding Gate型MOSキャパシタンスの電気的に抽出されたゲート酸化膜厚は、物理的な酸化膜厚と比較して5.9%(1nm)の誤差内で一致した。
- 社団法人電子情報通信学会の論文
- 2001-06-29
著者
-
鈴木 正彦
東北大学電気通信研究所
-
岩井 信
東北大学電気通信研究所
-
桜庭 弘
東北大学 電気通信研究所
-
遠藤 哲郎
東北大学 電気通信研究所
-
舛岡 富士雄
東北大学 電気通信研究所
-
鈴木 正彦
東北大学 電気通信研究所
-
岩井 信
東北大学 電気通信研究所
-
太田 人嗣
東北大学 電気通信研究所
-
太田 人嗣
東北大学電気通信研究所
-
遠藤 哲郎
東北大学 学際科学国際高等研究センター
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