鈴木 正彦 | 東北大学電気通信研究所
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概要
関連著者
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鈴木 正彦
東北大学電気通信研究所
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舛岡 富士雄
東北大学電気通信研究所
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遠藤 哲郎
東北大学 電気通信研究所
-
桜庭 弘
東北大学電気通信研究所
-
遠藤 哲郎
東北大学電気通信研究所
-
岩井 信
東北大学電気通信研究所
-
西 亮輔
東北大学電気通信研究所
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太田 人嗣
東北大学電気通信研究所
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桜庭 弘
東北大学 電気通信研究所
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舛岡 富士雄
東北大学 電気通信研究所
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鈴木 正彦
東北大学 電気通信研究所
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岩井 信
東北大学 電気通信研究所
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太田 人嗣
東北大学 電気通信研究所
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遠藤 哲郎
東北大学 学際科学国際高等研究センター
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網川 裕之
東北大学電気通信研究所
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泉田 貴士
東北大学電気通信研究所
-
網川 裕之
東北大学 電気通信研究所
著作論文
- C-11-1 希釈酸化を用いた犠牲酸化の効果
- C-11-6 Stacked-SGT DRAMを用いた2.4F^2メモリセル技術
- C-11-5 Si柱側壁表面の平滑化
- C-11-4 Multi-Pillar Surrounding Gate 型 MOSキャパシタの試作プロセス
- C-11-3 Surrounding Gate Transistor における基板バイアス効果の拡散層形状依存性
- SGTの基板バイアス効果を抑制させる拡散層形状に関する解析
- C-11-6 Surrounding Gate Transistorにおける基板バイアス効果を抑制するためのりソース・ドレインエンジニアリング
- C-11-5 0.4μmMOSプロセス技術を用いたMUlti-Pillar Surrounding Gate型 MOS キャパシタ
- Surrounding Gate Transistor(SGT)における基板バイアス効果を抑制するための新しいソース・ドレインエンジニアリング
- 0.4μmMOSプロセス技術を用いたMulti-Pillar Surrounding Gate型MOSキャパシタ
- C-11-2 Stacked-SGT DRAMのセルデザインの提案
- Stacked-SGT DRAMを用いた2.4F^2メモリセル技術
- Surrounding Gate Transistor(SGT)における基板バイアス効果を抑制するための新しいソース・ドレインエンジニアリング
- 0.4μmMOSプロセス技術を用いたMulti-Pillar Surrounding Gate型MOSキャパシタ
- Stacked-SGT DRAMを用いた2.4F^2メモリセル技術
- C-11-3 三次元階層型メモリアレイ技術を用いたStacked-SGT DRAM