3次元型トランジスタを用いた各種回路構成の論理回路のパターン面積の縮小効果の検討(低電圧/低消費電力技術,新デバイス・回路とその応用)
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概要
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本論文では初めて回路方式と3次元型トランジスタの構造の両方を考慮し、代表的な論理回路である全加算器のパターン面積の縮小効果を定量的に解析した。構成に必要なトランジスタ数が多い回路方式の場合は3次元型トランジスタ導入によりパターン面積は大幅に縮小できるが、トランジスタ数が少ない回路方式の場合には3次元型トランジスタの構成によっては十分なパターン面積の縮小効果が期待出来ないことが分かった。
- 2011-08-18
著者
-
小玉 貴大
湘南工科大学工学部情報工学科
-
渡辺 重佳
湘南工科大学工学部情報工学科
-
廣島 佑
湘南工科大学工学部情報工学科
-
渡辺 重佳
湘南工科大学大学院工学研究科
-
渡辺 重佳
情報工学科
-
小玉 貴大
湘南工科大学大学院工学研究科
-
小玉 貴大
湘南工科大学
-
廣島 佑
大井電気株式会社
-
渡辺 重佳
湘南工科大学
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