廣島 佑 | 湘南工科大学工学部情報工学科
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概要
関連著者
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廣島 佑
湘南工科大学工学部情報工学科
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渡辺 重佳
湘南工科大学大学院工学研究科
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渡辺 重佳
湘南工科大学工学部情報工学科
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渡辺 重佳
湘南工科大学
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湘南工科大学情報工学科
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渡辺 重佳
情報工学科
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福田 佑貴
湘南工科大学工学部情報工学科
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小玉 貴大
湘南工科大学大学院工学研究科
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廣島 佑
大井電気株式会社
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Koizumi Keisuke
Department of Information Science, Shonan Institute of Technology
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渡辺 重佳
湘南工科大学 工学部 情報工学科
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渡辺 重佳
Department of Information Science, Shonan Institute of Technology
著作論文
- 一層型FinFET,積層型FinFETを用いたシステムLSIのパターン面積の比較
- FinFETを用いたDTMOS(FinFET型DTMOS)の提案
- C-12-69 FinFET型DTMOSを用いたシステムLSI設計法の提案(C-12.集積回路,一般セッション)
- 6M-5 一層型FinFET、積層型FinFETを用いたシステムLSIのパターン面積の比較(計算機システム,学生セッション,アーキテクチャ,情報処理学会創立50周年記念)
- 一層型FinFET, 積層型FinFETを用いたシステムLSIのパターン面積の比較
- C-12-9 独立したゲートを持つスタック型3次元トランジスタを用いたシステムLSIの設計法(C-12.集積回路,一般セッション)
- 3次元トランジスタを用いたシステムLSIのパターン面積の見積もり(若手研究会)
- 各種3次元トランジスタを用いたシステムLSIのパターン面積縮小法(低消費電力回路,システムオンシリコンを支える設計技術)
- 独立したゲートをもつスタック型三次元トランジスタによるシステムLSIの設計法(集積エレクトロニクス)
- 独立したゲートをもつダブルゲートトランジスタによるシステムLSIの新レイアウト設計法(集積エレクトロニクス)
- 2P-5 3次元型トランジスタFinFETによるLSIの高密度設計法 : CMOSセルライブラリを用いたパターン面積の縮小効果の検討(設計自動化,学生セッション,アーキテクチャ)
- 2P-1 3次元型トランジスタFinFETを用いたDTMOS(FinFET型DTMOS)によるシステムLSIの高密度設計法 : パターン面積の縮小効果の見積もり(設計自動化,学生セッション,アーキテクチャ)
- 独立したゲートを持つダブルゲートトランジスタを用いたLSIの新設計法(不揮発メモリと関連技術及び一般)
- 3次元型トランジスタFinFETによるLSIの高密度設計法 : CMOSセルライブラリを用いたパターン面積の縮小効果の検討(システムオンシリコン設計技術並びにこれを活用したVLSI)
- 独立したゲートを持つダブルゲートトランジスタを用いたシステムLSIの新レイアウト設計法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- 3次元型トランジスタFinFETによるLSIの高密度設計法 : CMOSセルライブラリを用いたパターン面積の縮小効果の検討(システムオンシリコン設計技術並びにこれを活用したVLSI)
- 独立したゲートを持つダブルゲートトランジスタを用いたシステムLSIの新レイアウト設計法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- 独立したゲートを持つスタック型3次元トランジスタを用いたシステムLSIの高密度設計法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- 独立したゲートを持つスタック型3次元トランジスタを用いたシステムLSIの高密度設計法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- 3次元型トランジスタFinFETを用いたDTMOS(FinFET型DTMOS)によるシステムLSIの高密度設計法 : パターン面積の縮小効果の見積もり(ナノエレクトロニクス,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 3次元型トランジスタFinFETによるLSIの高密度設計法 : CMOSセルライブラリを用いたパターン面積の縮小効果の検討(ナノエレクトロニクス,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 3次元型トランジスタFinFETを用いたDTMOS(FinFET型DTMOS)によるシステムLSIの高密度設計法 : パターン面積の縮小効果の見積もり(ナノエレクトロニクス, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 3次元型トランジスタFinFETによるLSIの高密度設計法 : CMOSセルライブラリを用いたパターン面積の縮小効果の検討(ナノエレクトロニクス, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 3次元型トランジスタを用いた各種回路構成の論理回路のパターン面積の縮小効果の検討 (集積回路)
- 3次元型トランジスタを用いた各種回路構成の論理回路のパターン面積の縮小効果の検討 (シリコン材料・デバイス)
- 三次元型トランジスタを用いた各種回路構成の論理回路のパターン面積の縮小効果の検討
- 独立したゲートを持つスタック型3次元トランジスタによるシステムLSIの設計法(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 独立したゲートを持つスタック型3次元トランジスタによるシステムLSIの設計法(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 三次元型トランジスタを用いた各種回路構成の論理回路のパターン面積の縮小効果の検討
- 3次元型トランジスタを用いた各種回路構成の論理回路のパターン面積の縮小効果の検討(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 3次元型トランジスタを用いた各種回路構成の論理回路のパターン面積の縮小効果の検討(低電圧/低消費電力技術,新デバイス・回路とその応用)