各種3次元トランジスタを用いたシステムLSIのパターン面積縮小法(低消費電力回路,システムオンシリコンを支える設計技術)
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概要
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FinFET,ダブルゲートなどの各種3次元トランジスタを用いて,代表的な論理回路である全加算器をNAND等の基本回路のみ,パスゲート,複合ゲートで設計した時の平面型に対するパターン面積縮小効果を見積もった.NAND等の基本回路のみで設計した平面型と比較して,複合ゲートで設計したFinFET,ダブルゲートトランジスタ,スタック型トランジスタがそれぞれ20.05%,18.39%,16.40%のパターン面積で設計することが可能である.
- 2009-03-04
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