パルスレーザ蒸着(PLD)法による(Ba,Sr)TiO_3薄膜の作製における下部電極について(ゲート絶縁膜,容量膜,機能膜及びメモリ技術)
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概要
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DRAMの電荷保持キャパシタは年々,高集積化・微細化が進んでいる.そこで,容量を確保するために,高誘電率材料である(Ba,Sr)TiO_3 (BST)を利用することが研究されている.本研究では,下部電極兼バッファ層としてBSTと同じペロブスカイト構造であるLaNi0_3(LNO),SrRu0_3(SRO)を利用することで,BSTキャパシタの結晶性を向上させ,比誘電率の増加・リーク電流をの低減させることを検討した.また,キャパシタ作製におけるプロセス温度の低温化を検討した.その結果,比誘電率・リーク電流密度共に,従来の下部電極にPtを用いたものよりも良い結果を得ることができた.
- 社団法人電子情報通信学会の論文
- 2003-06-19
著者
-
荒川 太郎
横浜国立大学大学院工学研究院
-
小田 康平
横浜国立大学大学院工学研究院
-
羽路 伸夫
横浜国立大学大学院工学研究院
-
羽路 伸夫
横浜国立大学
-
三浦 直人
横浜国立大学大学院工学研究院
-
西山 樹
横浜国立大学大学院工学研究院
-
衛藤 浩之
横浜国立大学大学院工学研究院
-
荒川 太郎
横浜国立大学 大学院工学研究院
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