ゲート内抵抗性オープン欠陥に対する微小遅延故障モデル(欠陥ベーステスト,VLSI設計とテスト及び一般)
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概要
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本研究では,論理ゲート内の抵抗性オープン故障を対象とした故障モデルについて検討する.まず,信号の立上り/立下り遅延が与えられた値を超えるために必要なオープン故障の抵抗値をSPICEシミュレーションによって評価した.シミュレーション結果に基づき,3個の故障モデルについて検討を行った.これらはそれぞれ,故障の位置を考慮したモデル,故障の位置および抵抗値の分布を考慮したモデル,およびゲートの出力信号遷移を引き起こす入力ポートを考慮したモデルである.基本ゲートおよび小規模の回路に対してテストパタンおよび故障カバレージを導出し,従来の遷移遅延故障モデルに基づくテストはゲート内抵抗性オープン故障の検出に対して不十分であることを示す.
- 社団法人電子情報通信学会の論文
- 2009-02-09
著者
-
新井 雅之
首都大学東京システムデザイン学部
-
岩崎 一彦
首都大学東京システムデザイン学部
-
周藤 明史
首都大学東京システムデザイン学部
-
中野 勝幸
(株)半導体理工学研究センター
-
新谷 道広
(株)半導体理工学研究センター
-
畠山 一実
(株)半導体理工学研究センター
-
相京 隆
(株)半導体理工学研究センター
-
新谷 道広
広島市立大学大学院情報科学研究科
-
新谷 道弘
株式会社半導体理工学研究センター
-
相京 隆
半導体理工学研究セ
-
相京 隆
株式会社半導体理工学研究センター
-
岩崎 一彦
首都大学東京システムデザイン学部:首都大学東京大学院システムデザイン研究科
-
岩崎 一彦
首都大学東京システムデザイン学部|首都大学東京大学院システムデザイン研究科
-
新井 雅之
首都大学東京 システムデザイン学部
-
岩崎 一彦
首都大学東京 システムデザイン学部
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