SoC向けMBISTにおける歩留りと面積のトレードオフに関する一考察(設計/テスト/検証,設計/テスト/検証)
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概要
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本研究では,メモリBIST回路の面積削減手法,および歩留りと面積を考慮したSRAMへの冗長割り当てアルゴリズムの有効性について評価する.まず,与えられたメモリセルフェール率に対する良品1チップあたりの面積を解析的に導出する.次に,良品1チップあたりの面積の最小化を目的として,各SRAMモジュールに対してスペア行を付加するか否かを決定するヒューリスティックアルゴリズムについて示す.また,ハードウェアオーバヘッドの削減のため,メモリBIST中の比較器においてエンコーダによって結果を圧縮する手法について示す.1000個以上のSRAMモジュールを持つベンチマーク回路に対して本手法を適用し,面積,歩留り,および良品1チップあたりの面積の観点から評価を行う.実験結果では,ヒューリスティックアルゴリズムおよびエンコーダ型比較器の適用によって,良品1チップあたりの面積が従来の構成より0.7%削減された.
- 2009-06-12
著者
-
新井 雅之
首都大学東京システムデザイン学部
-
遠藤 辰朗
首都大学東京大学院システムデザイン研究科
-
岩崎 一彦
首都大学東京システムデザイン学部
-
中尾 教伸
(株)ルネサステクノロジ
-
鈴木 厳
(株)ルネサステクノロジ
-
岩崎 一彦
首都大学東京システムデザイン学部:首都大学東京大学院システムデザイン研究科
-
岩崎 一彦
首都大学東京システムデザイン学部|首都大学東京大学院システムデザイン研究科
-
新井 雅之
首都大学東京 システムデザイン学部
-
岩崎 一彦
首都大学東京 システムデザイン学部
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