3次元型トランジスタ導入によるLSIの高密度化の検討(不揮発性メモリ及び関連プロセス一般)
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概要
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典型的な3次元型トランジスタであるダブルゲートMOSFET、FinFET、SGTを用いたULSIのパターン面積の縮小効果について検討した。NANDやNOR等のロジックのパターン面積は同一設計寸法Fを用いた平面型トランジスタの場合と比較してダブルゲート、FinFET、SGTでそれぞれ58,47,48%に縮小できる。一方テーパ型のバッファ回路ではダブルゲート、FinFET、SGTでそれぞれ58,20,48%に縮小できる。これらの3次元型トランジスタは代表的なULSIであるASIC,MPU,DRAM混載DRAMにも適用可能である。最小のパターン面積はASICの場合FinFETかSGTによって(平面型の47%)、MPUの場合FinFETによって(平面型の42%)、DRAMの場合SGTによって(平面型の)65%、混載DRAMの場合FinFETかSGTによって実現される。
- 社団法人電子情報通信学会の論文
- 2007-03-08
著者
-
渡辺 重佳
湘南工科大学工学部情報工学科
-
大谷 真
湘南工科大学情報工学科
-
岡本 恵介
湘南工科大学情報工学科
-
大谷 真
湘南工科大学
-
広島 祐
湘南工科大学 情報工学科
-
小泉 恵介
湘南工科大学 情報工学科
-
岡本 恵介
湘南工科大学 情報工学科
-
渡辺 重佳
湘南工科大学大学院工学研究科
-
大谷 真
湘南工科大 大学院工学研究科
-
渡辺 重佳
湘南工科大学
-
大谷 真
湘南工科大
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