603 デバイスウエハの平坦化プロセスにおけるシミュレーション
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概要
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The motivation for this work is the presence of substantial pattern dependencies in planarization process. In oxide or interlevel dielectric (ILD) plenarization process, the global planarity or oxide thickness differences in different regions across the chip is a key concern. In addition, the remaining local step height (or height differences in the oxide over patterned features and between patterned features) may also be of concern. The simulation was performed in order to research the effect of the density dependencies, tool property, and feed mechanism
- 一般社団法人日本機械学会の論文
- 2003-09-19
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