FPGA配線部のハードエラー検出および再構成による回避手法(リコンフィギャラブル応用)
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概要
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FPGAは物理故障(ハードエラー)が発生しても他の領域に回路を再構成することで継続使用が可能である.しかし,故障のない領域に回路を実装するには故障箇所の検出と故障箇所を避けて再構成する時間が必要になる.そこで本稿では検出および回避にかかる時間の削減を目的に効率の良い故障検出手法および再構成による故障回避手法を提案する.故障検出では我々の先行研究で提案されている出荷テスト手法に追加経路を行い故障マルチプレクサを特定する.また回避手法では再構成によりタイルレベルおよびマルチプレクサレベルで故障回避を行う.その結果,先行研究の手法より故障候補数が10分の1に削減された.加えて,マルチプレクサレベルの故障回避では,回路性能が故障のないFPGAと比べておよそ2%の性能低下に収まり,ほぼ同程度の性能であることがわかった.
- 2012-05-22
著者
-
尼崎 太樹
熊本大学大学院自然科学研究科
-
久我 守弘
熊本大学大学院自然科学研究科
-
井上 万輝
熊本大学大学院自然科学研究科
-
飯田 全広
三菱電機エンジニアリング(株)
-
末吉 敏則
熊本大学大学院自然科学研究科
-
飯田 全広
熊本大学大学院自然科学研究科
-
西谷 祐樹
熊本大学大学院自然科学研究科
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