粒度可変構造を持つ再構成論理セル向けマッピング手法の一検討(リコンフィギャラブルシステム,一般)

概要

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既存のリコンフィギャラブル・ロジックデバイスの論理ブロックは,バイト単位の演算処理に適した粗粒度方式,ビット単位の演算処理に適した細粒度方式に大別できる.しかし,それぞれの方式に適した演算処理があるため,使用するデバイスによりアプリケーションが制限されることが問題である.著者らはこの問題を解決するため,1つの論理ブロックで,全加算器およびLUT (Look-Up Table)と同等の機能を実装可能な,粒度可変構造を持つ論理セルアーキテクチャを提案している.しかしながら,その多様な演算機能のため,論理演算をマッピングする場合,従来のLUTよりもトランジスタ数やコンフィグレーションメモリビット数などの実装コストが増えることが懸念される.本稿では,論理演算マッピング時の実装コスト削減のため,提案アーキテクチャのゲート構造を生かしたマッピング方法を示し,数種類のベンチマーク回路に対しテクノロジ・マッピングを行う.その結果,回路構造を生かした実装方法により,従来の4-LUTに比べ,トランジスタ数においてはほぼ同等,そして,コンフィグレーションメモリビット数においては,43%削減できることを確認した.
社団法人電子情報通信学会の論文
2006-05-11