配線領域を分割した三次元FPGAの一提案(FPGAアーキテクチャー, FPGA応用及び一般)
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概要
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More than Mooreという言葉に代表されるように3次元積層化技術やマルチパッケージ技術の開発が盛んに行われている.特にFPGAの3次元化は100nm以下で問題となる配線遅延,消費電力の問題を解決できる可能性がある.我々はスイッチブロックやコネクションブロックで構成される配線部を2分割して積層した3次元FPGAを提案している.本稿では提案3次元FPGAの配線チャネル幅を探索するアルゴリズムを実装し, 2次元FPGAとの性能比較を行う.計算機シミュレーション評価の結果,従来の2次元配線構造と比較してFPGAの面積を平均24%削減し,クリティカルパス遅延を平均27%削減することができた.
- 一般社団法人電子情報通信学会の論文
- 2013-01-09
著者
-
尼崎 太樹
熊本大学大学院自然科学研究科
-
久我 守弘
熊本大学大学院自然科学研究科
-
趙 謙
熊本大学大学院自然科学研究科
-
末吉 敏則
熊本大学大学院自然科学研究科
-
飯田 全広
熊本大学大学院自然科学研究科
-
岩井 佑介
熊本大学大学院自然科学研究科
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