SAに基づくFPGA配置アルゴリズムの領域分割による並列化(DRP,FPGA)
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概要
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配置処理はFPGA自動設計フローの中で最も時間を費やす工程の一つである.近年では,FPGAの性能向上によって実装回路の大規模化が進み,自動設計に要する時間が急激に増加しているため,FPGA配置の高速化は重要な課題となっている.本稿では,最も広く用いられているSAに基づくFPGA配置を対象として,クラスタコンピュータ上で領域分割による並列化を適用する.本来,SAは逐次性の強いアルゴリズムであり,並列化には適していない.しかし,FPGAは一般に規則的構造を持つため,物理的領域に従って問題を分割することが可能である.評価の結果,領域分割による並列化が大規模回路の配置に適しており,大規模回路において線形に近い速度向上を数%のコスト劣化で達成可能であることが分かった.
- 2007-03-15
著者
-
飯田 全広
熊本大学大学院自然科学研究科情報電気電子工学専攻
-
末吉 敏則
熊本大学大学院自然科学研究科情報電気電子工学専攻
-
久我 守弘
熊本大学大学院自然科学研究科
-
岡嶋 知宏
熊本大学大学院自然科学研究科
-
有内 雄司
熊本大学大学院自然科学研究科
-
末吉 敏則
熊本大学大学院自然科学研究科
-
飯田 全広
熊本大学大学院自然科学研究科
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