配線性とアクティビティを利用するFPGAの低消費電力化クラスタリング手法(高信頼化技術・設計技術)
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概要
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FPGA(Field Programmable Gate Array)は高い柔軟性を備えているが,専用回路であるASIC(Application Specific Integrated Circuit)に比べ消費電力が大きいという問題がある.現在,FPGAの製造プロセスはディープサブミクロン時代を迎えており,消費電力における静的電力の割合が相対的に大きくなっている.そのため,消費電力を削減するためには,動的電力だけでなく静的電力も削減する必要がある.この問題のEDA(Electronic Design Automation)レベルでの改善として,本稿ではクラスタベースFPGAにおいて動的電力の削減としてアクティビティを考慮し,また静的電力の削減として配線性を考慮したクラスタリングを行う.その結果,消費電力をT-RPackと比較して平均で26.1%,P-T-VPackと比較して平均で1.7%改善することができた.
- 2009-05-07
著者
-
飯田 全広
熊本大学大学院自然科学研究科情報電気電子工学専攻
-
末吉 敏則
熊本大学大学院自然科学研究科情報電気電子工学専攻
-
尼崎 太樹
熊本大学大学院自然科学研究科
-
江藤 淳哉
熊本大学大学院自然科学研究科
-
末吉 敏則
熊本大学大学院自然科学研究科
-
飯田 全広
熊本大学大学院自然科学研究科
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