COGRE : 面積削減を目的とした少構成メモリ論理セルアーキテクチャ(デバイスアーキテクチャ)
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概要
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現在,多くのFPGA(Field Programmable Gate Array)では論理セルとしてLUT(Look-Up Table)が用いられている.LUTは,入力数に応じて任意の論理を実装することが可能であるが,回路実装時に全ての論理が均等に使用されるわけではなく,出現論理には偏りが存在している.本稿では,出現頻度の高い論理のみを実装可能にすることにより回路リソースの削減を目指したCOGREアーキテクチャを提案し,既存のLUTとの比較を行った.その結果,6入力COGREにおいて,6入力LUTと比較して46.3%の論理面積削減を実現した.同様に,5入力COGREは5入力LUTと比較して32.6%,4入力LUTと比較して10.0%の論理面積を削減することができた.さらに,総使用コンフィギュレーションメモリ数に関しても,6入力LUTと比較して6入力COGREは32.1%の削減を実現した.
- 2010-09-09
著者
-
飯田 全広
熊本大学大学院自然科学研究科情報電気電子工学専攻
-
末吉 敏則
熊本大学大学院自然科学研究科情報電気電子工学専攻
-
尼崎 太樹
熊本大学大学院自然科学研究科
-
尼崎 太樹
熊本大学大学院自然科学研究科情報電気電子工学専攻
-
一ノ宮 佳裕
熊本大学大学院自然科学研究科
-
岡本 康裕
熊本大学大学院自然科学研究科
-
末吉 敏則
熊本大学大学院自然科学研究科
-
飯田 全広
熊本大学大学院自然科学研究科
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