少構成メモリ論理セルCOGREを用いた小面積論理クラスタ構造の一提案
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概要
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現在,集積回路の大規模化,複雑化によりFPGA(Field Programmable Gate Array)の高性能化が必要とされている.著者らはFPGAの中でも論理ブロックの小型化を目的として, COGRE(Compactly Organized Generic Reconfigurable Element)論理セルによる論理セルの小型化と,論理セル間の入力共有によるローカル配線の面積削減という2つの手法の研究を行ってきた.本稿では,それら2つのアプローチを組合せた新しい論理ブロックアーキテクチャを考案し,既存のLUT(Look-Up Table)との比較を行った.その結果,6入力LUTベースの論理ブロックと比較して面積遅延積で最大約42%の性能向上を実現した.さらに,先行研究であるCOGREベースの論理ブロックよりも実装面積,クリティカルパス遅延ともに高性能であることが確認できた.
- 2012-09-11
著者
-
尼崎 太樹
熊本大学大学院自然科学研究科
-
久我 守弘
熊本大学大学院自然科学研究科
-
井上 万輝
熊本大学大学院自然科学研究科
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末吉 敏則
熊本大学大学院自然科学研究科
-
飯田 全広
熊本大学大学院自然科学研究科
-
高橋 知也
熊本大学大学院自然科学研究科
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